Файл: 2 лаба_данные_удалены.pdf

Рисунок 3.3.1 – Функциональная схема

E, x[7..0] – являются входами, E0, G, a[2..0] – выходами, дающими результат схемы.

3.4 МОДЕЛИРОВАНИЕ

На рисунке 3.4.1 представлено моделирование схемы в режиме Timing.

Рисунок 3.4.1 – моделирование в режиме Timing

Так как моделирование в режиме Timing приближено к реальности и отображает задержки переключателя, из-за чего результат немного искажается от идеального. Сравнивания рисунок 3.4.1 и таблицу истинности 3.1.1, можно сделать вывод, что результаты совпадают.

На рисунке 3.4.2 представлено моделирование схемы в режиме Functional.

16

Рисунок 3.4.2 моделирование в режиме Functional

Один временной интервал равняется 100 наносекунд. Если сравнивать моделирование в режиме Functional, то оно полностью совпадает с таблицей истинности.

3.5 КОД НА VHDL

Ниже представлен код схемы на VHDL: library ieee;

use ieee.std_logic_1164.all; entity HPRI_8_31 is

port (

x: in STD_LOGIC_VECTOR (7 downto 0); E: in STD_LOGIC;

G: out STD_LOGIC; E0:out STD_LOGIC;

a: out STD_LOGIC_VECTOR (2 downto 0) );

end;

architecture sync of HPRI_8_31 is begin

process(all) begin G<='1';

E0<='0';

if E = '1' then

if x(7)='1' then a <= "111"; elsif x(6)='1' then a <= "110"; elsif x(5)='1' then a <= "101"; elsif x(4)='1' then a <= "100"; elsif x(3)='1' then a <= "011"; elsif x(2)='1' then a <= "010"; elsif x(1)='1' then a <= "001"; elsif x(0)='1' then a <= "000"; else

a<= "000"; G<='0'; E0<='1';

17

end if; else

a <= "000"; G<='0'; E0<='0'; end if;

end process; end;

E, x[7..0] – является входами,E0, G, a[2..0] – выходами, выдающими результат схемы.

3.6 СХЕМА ДЛЯ КОДА HDL

На рисунке 3.6.1 представлена схема для кода HDL в RTL viewer.

18

Рисунок 3.6.1 – схема из RTL viewer для кода HDL

3.7 МОДЕЛИРОВАНИЕ УСТРОЙСТВА, ОПИСАННОГО КОДОМ HDL

На рисунке 3.7.1 представлено моделирование кода в режиме Timing.

Рисунок 3.7.1 – моделирование схемы в режиме Timing

19

Из рисунка можно увидеть, что есть полная схожесть с таблицей истинности, а так же с моделированием по схеме.

3.8ТАБЛИЦА ИСТИННОСТИ МАСШТАБИРУЕМОГО УСТРОЙСТВА

Втаблице 3.8.1 приведена таблица истинности для масштабируемого приоритетного шифратора 16-4(16 входов и 4 выхода).

Таблица 3.8.1 – таблица истинности масштабируемого приоритетного шифратора 16-4

3.9 функциональная схема масштабируемого устройства На рисунке 3.9.1 представлена функциональная схема масштабируемого

устройства HPRI.

20