Файл: Каган Б.М. Цифровые вычислительные машины и системы учеб. пособие.pdf
ВУЗ: Не указан
Категория: Не указан
Дисциплина: Не указана
Добавлен: 09.04.2024
Просмотров: 247
Скачиваний: 0
Используя синхронную таблицу переходов //(-тригге ра и таблицу состояний десятичного счетчика, читатель
Установка 0~\ [•
Р, |
LГ |
|
Г!,3 |
||
Запрет/Счет |
--------- 1 г - |
|
Вычитанае |
J ------------------------------- |
|
^cv |
____ njnjTJTJT. |
|
а, |
|
|
Ог |
__ I |
|
Q3 |
||
ff) |
||
|
Рис. 3-65. Схема гашения и приема информации в асинхронном реверсивном счетчике.
а — функциональная схема; б — временная диаграмма рабо ты
Т а б л и ц а 3-29
Таблица состояний десятичного счетчика
Хг. |
О* |
Оз |
Q2 |
Oi |
0 |
О |
О |
О |
1 |
1 |
О |
О |
0 |
|
2 |
О |
О |
1 |
0 |
3 |
О |
0 |
1 |
1 |
4 |
О |
1 |
о |
0 |
5 |
О |
1 |
0 |
1 |
6 |
О |
1 |
1 |
0 |
7 |
0 |
1 |
! |
1 |
8 |
1 |
О |
О |
о |
9 |
1 |
О |
о |
|
212
легко может разобраться в особенностях работы этих схем.
Все рассмотренные схемы счетчиков работают в дво ичном коде с естественными весами разрядов 8421 и реа лизуются на Г-триггерах или на //(-триггерах, работаю щих в соответствии с таблицей переходов триггера со счетным входом. Кроме того, существуют схемы счетчи-
а)
*)
Рис. 3-66. Десятичный счетчик на /К-трштерах.
а •—асинхронный десятичный счетчик; б — синхронный десятичный счет чик.
ков на D-триггерах, работающих по принципу цикличе ского сдвигающего регистра. Такие схемы называются кодовыми кольцами.
На рис. 3-67 показана простейшая схема четырехраз рядного кодового кольца с модулем пересчета, равным восьми. В отличие от схем счетчиков на Т- и //(-тригге рах такое простейшее кодовое кольцо осуществляет пе ресчет входных сигналов с модулем 2п, где п — разряд
ность счетчика. Здесь инверсный выход Q4 старшего раз
213
ряда подается на информационный вход Dx младшего разряда. Если предположить, что исходное состояние счетчика «все нули», то под воздействием первого нуле вого сигнала Х сч(t) Q4= D і= 1 запишется в младший разряд счетчика. По окончании входного сигнала, когда XC4(t) станет равным 1, сигнал Qi на выходе первого разряда станет равным 1. Под воздействием каждого очередного сигнала X C4(t) происходит циклический сдвиг информации в счетчике до исходного состояния «все ну ли» в соответствии с табл. 3-30.
|
|
|
Т а б л и ц а 3-30 |
|
|
Таблица состояний счетчика |
|
||
Хсч |
Q4 |
Q3 |
Q i |
Qi |
0 |
0 |
0 |
0 |
0 |
1 |
0 |
0 |
0 |
1 |
2 |
0 |
0 |
1 |
1 |
3 |
0 |
1 |
1 |
1 |
4 |
I |
1 |
1 |
1 |
5 |
1 |
1 |
1 |
0 |
6 |
1 |
1 |
0 |
0 |
7 |
] |
0 |
0 |
0 |
Рис. 3-67. Синхронное кодовое кольцо.
Как известно, регистр, состоящий из п двоичных раз рядов, может находиться в 2" различных состояниях. Следовательно, простейшее кодовое кольцо, считающее по модулю 8, не использует всех возможных комбинаций состояний четырех триггеров.
Модифицированная схема кодового кольца (рис. 3-68) позволяет увеличить модуль пересчета входных
214
сигналов до 15. Здесь в цепь обратной циклической свя зи на входе Dx первого разряда включен клапан «исклю чающее ИЛИ», на входы которого подаются информа ционные сигналы Qi и Q4 с выходов первого и четвер того разрядов счетчика. Клапан «исключающее ИЛИ» вырабатывает сигнал Z>i = 1 только в том случае, если 0.і Ф 0.і. Если QI = Q4, т о сигнал Dx = 0.
Рис. 3 68. Модифицированное кодовое кольцо.
Предполагаем, что начальным состоянием счетчика яв ляется состояние «все единицы», хотя можно выбрать и любое другое состояние, отличное от состояния «все ну ли». Состояние «все нули» для данной схемы счетчика является запрещенным (отсюда модуль пересчета 15, а не 16), так как в этом случае клапан «исключающее ИЛИ» будет вырабатывать сигнал Dx = 0 и, следователь но, под воздействием входного сигнала XC4{t) информа ция в виде сигнала 0 будет переписываться из разряда в разряд, т. е. будет сохраняться состояние «все нули». Схема сама из этого состояния выйти не может и будет находиться в нем до тех пор, пока каким-либо способом не будет занесена 1 в любой разряд.
Процесс работы модифицированного кодового коль ца иллюстрируется табл. 3-31.
Клапан «исключающее ИЛИ» в исходном состоянии
вырабатывает |
сигнал Dx = 0. Первый входной сигнал |
Xc4(t) вызовет |
установку первого триггера в состояние |
0. Теперь комбинация сигналов <34=1 и Q i= 0 сформи рует на входе первого разряда сигнал Dі= 1 . Второй сиг
нал |
ХСч(0 сдвигает информацию в счетчике так, что |
Qi = |
1, а Q2—0. При этом вырабатывается сигнал Z>i= 0. |
Как показано в табл. 3-31, этот процесс будет распрост-
215
Т а б л и ц а 3-31
Таблица состояний модифицированного кодового кольца
Асч |
Q4 |
Q3 |
|
Qi |
0 |
1 |
1 |
1 |
1 - |
1 |
1 |
1 |
1 |
0 |
2 |
1 |
1 |
0 |
1 |
3 |
1 |
0 |
1 |
0 |
4 |
0 |
1 |
0 |
1 |
5 |
1 |
0 |
1 |
1 |
6 |
0 |
1 |
1 |
0 |
7 |
1 |
1 |
0 |
0 |
8 |
1 |
0 |
0 |
1 |
9 |
0 |
0 |
1 |
0 |
10 |
0 |
1 |
0 |
0 |
11 |
1 |
0 |
0 |
0 |
12 |
0 |
0 |
•0 |
1 |
13 |
0 |
0 |
1 |
1 |
14 |
0 |
1 |
1 |
1 — |
раняться до (2™—1)-й комбинации состояний счетчика, пока комбинации не начнут повторяться с 15-го входного сигнала. Для удобства обнаружения завершения цикла единичное состояние счетчика определяется как началь
ное и |
конечное |
состояния. Добавление |
клапана |
ИЛИ—НЕ (Q1VQ2VQ3VQ4 — QI -Q2-Q3-Q4) |
в схему |
||
счетчика |
вызвано |
необходимостью фиксировать конец |
|
цикла счета и выделять сигнал переполнения. |
|
3-15. О Д Н О РА ЗР Я Д Н Ы Е СУМ МАТОРЫ
Сумматором называется узел ЦВМ, выполняющий арифметическое суммирование кодов чисел. Обычно сумматор представляет собой комбинацию одноразряд ных суммирующих схем.
При сложении двух чисел независимо от системы счисления в каждом разряде производится сложение трех цифр: цифры данного разряда первого слагаемого, циф ры данного разряда второго слагаемого и цифры (еди ница или нуль) переноса из соседнего младшего разря да. В результате сложения для каждого разряда получа ются цифра суммы для этого разряда и цифра (едини ца или нуль) переноса в следующий старший разряд.
216
Рассмотрим операцию сложения для одного какоголибо разряда складываемых чисел в двоичной системе счисления. В зависимости от значений складываемых цифр и наличия или отсутствия единицы переноса из предыдущего младшего разряда результат сложения (сумма и цифра переноса в старший разряд) будет раз личным.
В табл. 3-32 приведены восемь возможных вариантов, возникающих при сложении двух двоичных чисел.
Первые четыре варианта соответствуют сложению разрядов двух двоичных чисел при отсутствии переноса единиц из младшего разряда, а последние четыре — при наличии переноса единицы.
Цифра |
пере |
|
|
|
|
Т а б л и ц а |
3-32 |
|
Первое |
Второе |
|
|
Цифра |
п ере |
|||
носа из п р е |
Сумма |
|||||||
ды дущ его |
слагаемое |
слагаемое |
носа в стар |
|||||
разряда |
0 |
0 |
|
0 |
|
ший разряд |
||
- |
0 |
|
- |
0 |
|
|||
0 |
1 |
0 |
|
1 |
0 |
|
||
- 0 |
0 |
0 |
1 |
|
1 |
- |
0 |
|
- |
1 |
1 |
|
0 |
- |
1 |
|
|
1 |
0 |
0 |
’ |
1 |
0 |
|
||
|
1 |
1 |
0 |
0 |
|
1 |
|
|
- |
1 |
0 |
1 |
|
0 |
- |
1 |
|
1 |
1 |
1 |
|
1 |
1 |
|
||
В общем виде |
одноразрядный |
сумматор |
представляет |
собой схему, имеющую три входа и два выхода. На вхо ды поступают цифры двух слагаемых и цифра переноса из предыдущего разряда, а на выходах получаются цифра суммы и цифра переноса в следующий разряд.
По табл. 3-32 можно составить булевы функции для описания полного одноразрядного сумматора — устрой ства, вырабатывающего на выходе сигналы суммы и пе реноса при поступлении на входы двух цифр слагаемых и цифры переноса из предыдущего, младшего разряда.
Для полного сумматора: |
^ |
|
|
5 г = |
at Ьі сг V Щ Ь{ Сі V ät bt CiXJdibiCi, |
(3-28) |
|
ct+\ = |
a i b{ c i V ai bi ciV |
a( b{ ctV at b. ct, |
(3-29) |
где Ci — цифра переноса из предыдущего (младшего раз ряда); аи Ьі — цифры слагаемых в данном разряде; S —
217
сумма; Сі+і — цифра переноса в старший разряд. Выра жение для цифры переноса в следующий разряд может быть приведено к более простому виду:
с ,+ і = a t b t c t y a . b t c i \ J a i b { c { V a t b . c t = |
|
|
= a , b t с, V a t b t Ci V Щ |
b t с , V a t b t c t Vfl,- b t c t V a t b t c t = |
|
= a, bi (c { V C( ) Ѵ |
йЛ { b i V ~ b i ) \ J b i C i ( а , Ve<) |
= |
= а Л -Ѵ Ч с Ѵ ^ С - |
(3-30) |
Преобразуя выражения для цифры суммы и цифры переноса с помощью правил булевой алгебры, можно получать различные соотношения для построения схем полных сумматоров. Сумматоры будут отличаться коли чеством используемых логических элементов и макси мальным числом элементов, через которые будет прохо дить сигнал переноса в данном разряде.
сг Ьі |
а і |
Ci bL di aj |
6) |
Рис. 3-69. Комбинационный одноразрядный сум матор.
а —*функциональная схема; б — ообзначение в структур ных схемах.
Функциональная схема сумматора, реализующего со отношения (3-28) и (3-29), показана на рис. 3-69. Сум матор формирует выходные сигналы суммы и переноса,
218
определяемые комбинацией цифр слагаемых, одновре менно поданных на входы. Данный сумматор не облада ет памятью, и после снятия сигналов с входов сигналы суммы и переноса на выходе также снимаются. Такие сумматоры получили название комбинационных сумма торов. Быстродействие одноразрядного комбинационно го сумматора характеризуется временем установления выходных сигналов суммы и переноса после установле ния сигналов на входах сумматора.
Наиболее важным с точки зрения быстродействия является время распространения сигнала переноса в од норазрядном сумматоре, так как при образовании мно горазрядного сумматора из одноразрядных схем сигнал переноса может распространяться от разряда к разряду. Это время определяется временами задержки в логиче ских элементах и количеством последовательно включен ных элементов в схеме распространения сигнала перено са. Поэтому схемы одноразрядных комбинационных сум маторов желательно строить так, чтобы число элемен тов в схеме распространения сигнала переноса было ми нимальным.
Комбинационные сумматоры обычно используют в тех случаях, когда регистры выполнены на триггерах потенциального типа. После того как результат сложе ния появляется на выходах комбинационных схем фор-
•мирования суммы, он обычно запоминается в отдельном триггерном регистре, j
Двычислительных машинах наряду с комбинацион ными могут применяться сумматоры накапливающего типа. В этих устройствах коды слагаемых поступают на сумматор раздельно, в разные моменты времени.
Одноразрядным сумматором накапливающего типа называется схема, производящая суммирование пооче редно поступающих на вход цифр слагаемых и переноса
сзапоминанием результатов суммирования. Накаплива ющий сумматор строится на основе триггера со счетным входом, реализующим операцию сложения по модулю 2. Функциональная схема одноразрядного накапливающего сумматора показана на рис. 3-70.
В момент времени t{ на счетный вход триггера посту пает цифра первого слагаемого а, и запоминается в нем. Через время М (несколько большее времени установле ния переходных процессов в триггере) на счетный вход триггера поступает цифра второго слагаемого Ьи
219