Файл: Основы автоматизации для металлургов..pdf

ВУЗ: Не указан

Категория: Не указан

Дисциплина: Не указана

Добавлен: 14.10.2024

Просмотров: 124

Скачиваний: 0

ВНИМАНИЕ! Если данный файл нарушает Ваши авторские права, то обязательно сообщите нам.

сложения в секунду. По отношению к скорости работы арифмети­ ческого устройства остальные элементы ЭВМ являются более мед­ леннодействующими. (Проблема согласования во времени работы отдельных устройств ЭВМ в современных машинах решается при помощи так называемой системы разделения времени, о которой будет кратко сообщено далее.)

Специфика ЭВМ в значительной мере определяется конструк­ цией арифметического устройства. Арифметическое устройство представляет собой собственно рабочую часть машины, тогда как

остальные

части ЭВМ

носят

с точки

зрения

проведения вычисле­

ний «вспомогательный»

характер.

 

 

 

 

Арифметическое устройство имеет

агрегатную

конструкцию и

содержит:

 

 

 

 

 

 

 

а) основной блок, выполняющий основные логические и ариф­

метические

операции

с фиксированной запятой

(сложение двух

чисел, вычитание, сравнение по величине и др.),

 

 

б) дополнительные

блоки,

выполняющие

основные

операции

с плавающей запятой,

 

 

 

 

 

 

в) дополнительные блоки, которые могут непосредственно вы­

полнять некоторые сложные

арифметические

операции

(например,

умножение).

 

 

 

 

 

 

Дополнительные блоки могут быть как включены в состав ЭВМ, так и использованы автономно для вычислений с плавающей запя­ той, для проведения сложных арифметических операций с интер­ претирующими программами и т. п.

Конструкция каждого из указанных блоков также является аг­ регатной. При этом используются стандартные логические эле­ менты и запоминающие звенья, выполненные при помощи инте­

гральных

схем, транзисторов

и

др. Например, ЭВМ NCR

CENTURY-200

содержит всего 81 панель различного типа с инте­

гральными

схемами, причем

80%

из них представлено всего

6 типами.

 

 

 

 

Подробное

описание работы

и

конструкции арифметического

устройства выходит за рамки данной книги, поэтому для иллю­ страции мы ограничимся только примером, где упрощенно пока­ зана схема параллельного двоичного сумматора.

Сумматор должен провести сложение двух (обычно многознач­ ных) двоичных чисел. Это означает, что сумматор должен быть вы­ полнен в виде схемы, на вход которой подается параллельно ком­ бинация импульсов, реализующих эти числа (например, наличие сигнала соответствует цифре 1, отсутствие сигнала — цифре 0), а на выходе образуется такая комбинация выходных сигналов, ко­ торая будет соответствовать результату суммирования рассмат­ риваемых исходных чисел (рис. 115).

Работу блока можно описать на примере сложения двух двоич­ ных, в данном случае четырехразрядных чисел х и у:

х=х3х2х1х0=\00\

—первое

слагаемое,

У = УзУ2УіУо=

1100 —второе

слагаемое,

184


- S 4 S3 S2

S l SQ '

=

10101 - сумма,

 

 

 

 

 

 

x, y, s

двоичные числа, x + y = s,

 

 

xk,

yk,su,k=0,\

 

значения цифр этих двоичных чисел в &-том

U=(J(z)

 

 

 

 

разряде,

 

 

 

 

(на рис. 115) — сигнал напряжения,

воспроизводящий дво­

 

 

 

 

 

ичные цифры.

 

 

 

 

1. Сначала

определим

алгоритм

сложения

двух однозначных

двоичных чисел Хк и уи-

 

 

 

 

 

 

хк~\~Ук~ Pksk,

 

 

 

 

 

 

 

 

 

где pu, su — двоичные цифры суммы, причем su определяет

резуль­

 

 

тат сложения

в данном

разряде, a pk определяет пе­

лVit)

редачу единицы в старший разряд.

 

 

 

 

 

Oft)

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

Двоичнь/й

_

Y,-0 I

 

 

 

 

 

 

J L

Y2 = l

 

 

 

 

 

 

сумматор

 

 

 

 

 

х.чЛ-

 

 

 

 

 

 

 

 

 

 

 

J L Y3--1

 

 

 

 

t=0

 

1 ,-1

1

•-J

Û--0

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

1 h

1

 

 

 

Р

S

 

 

 

 

<о Со

to

 

 

 

 

 

 

 

 

**>

 

 

 

 

 

 

 

 

 

 

 

Ваша

 

 

 

Обозначения

 

 

 

 

 

 

 

на exertе

 

 

 

 

 

 

 

 

 

 

 

 

Рис.

115. Двоичный

сумматор

 

Рис.

116.

Логическая схема о д н о ­

 

 

 

 

 

 

 

 

разрядного двоичного

с у м м а т о р а

Например:

 

 

 

 

 

 

с д в у м я в х о д а м и

 

 

 

 

 

 

 

 

 

1 + 0 = 01,

sk = l;

 

/7А = 0

 

 

 

 

 

1 + 1 =

10,

sk

= 0,

 

Рк=\.

 

 

 

 

 

Выразим все возможные комбинации в виде таблицы (табл. 22) и определим по ней все возможные логические связи при сложении

однозначных

двоичных чисел.

 

Основная

схема одноразрядного

сумматора, выполненная при

помощи логических элементов, показана на рис. 116.

2. На базе указанного простого

сумматора создадим сумматор

для сложения трех двоичных однозначных чисел. Алгоритм сложе­ ния можно легко вывести на основании табл. 23, где записаны со­

ответствующие логические

функции.

 

 

 

Схема этого сумматора

показана

на рис. 117. Описать

его ра­

боту очень легко с помощью логических

уравнений, которые чита­

тель может

вывести самостоятельно.

 

 

х=х3х2ХіХ0

3. Алгоритм параллельного сложения

двух чисел —

и У = УзУ2УіУо

— запишем следующим

образом:

 

Xs Х2

Xi Xq

 

 

 

 

 

Уз У2

Уі Уо

 

 

 

 

РЗ Р2 Pi Р0

«4 S3 S2 Si So

185



Т А Б Л И Ц А 22

Т А Б Л И Ц А 23

Таблица для логического

Таблица для логического выражения

выражения суммы двух

суммы трех двоичных цифр

двоичных цифр

 

= х • у Ѵх • у — ху (х Ѵу); Р = х • у)

Pk sk

 

 

 

 

0

0

0

0

0

xk

ч

Pu

sk

0

0

1

0

1

 

 

 

 

0

1

0

0

1

 

 

 

 

0

1

1

1

0

0

0

0

0

1

0

0

0

1

0

1

0

1

1

0

1

1

0

1

0

0

1

1

1

0

1

0

1

1

1

0

1

1

1

1

1

На основании этого алгоритма складываются последовательно младшие разряды слагаемых и формируется единица переноса из младшего разряда в старший. Этот способ аналогичен способу сло­ жения, применяемому и при руч-

И

ных вычислениях

с

десятичными

цифрами. Сумма цифр х0

и

с м о ­

жет быть

получена

при

помощи

I

сумматора

двух

одноразрядных

двоичных

чисел,

суммы

s b

s2, S3

 

получают в виде выходных дан­

 

ных сумматора трех

одноразряд­

Обозначения

ных двоичных чисел, на вход ко­

торых

Zh

подается

сигнал

рк-\.

у/а схепе

 

S4 воспроизводит сигнал рз. Сум­

 

матор с числом разрядов п пока­

 

зан на

рис. 118.

 

 

 

 

Рис. 117. Логическая

схема

одноразрядного

При вычислении

необходимо

двоичного сумматора с

тремя входами

обеспечить соответствующую син­

 

 

 

 

 

 

 

 

хронную подачу сигналов во вре-

.мени — сигналы

Xk и Уь. ( £ = 1 , 2, 3) можно

подать

лишь

тогда,

когда уже поступил сигнал

p k - i ,

и т. д.

 

 

 

Устройство

управления

ЭВМ

управляет

работой

всей

ЭВМ.

На основании команды программы устройство управляет потоком информации между отдельными частями цифровой ЭВМ и выдает требуемые команды таким образом, чтобы программа вычислений была выполнена; центральное устройство работает совместно с уст­ ройствами управления периферийными элементами. После обеспе­ чения выполнения одной команды устройство выбирает из про­ граммы, заложенной в памяти, следующую требуемую команду, осуществляет в случае необходимости ее корректировку (модифи­ кацию) и переходит вновь к ее реализации.

У небольших ЭВМ, не имеющих внешней системы разделения времени, устройство управления работает самостоятельно; у ЭВМ,

.186


снабженных этой системой, работа устройства координируется уст­ ройством многопрограммного управления.

Команды программы записаны в памяти ЭВМ обычно по опре­ деленным адресам одна за другой так, как они следуют по про­ грамме. В этом случае устройство управления автоматически вы­ бирает в качестве следующей команды — команду по адресу, на единицу большему адреса предыдущей команды. Если команды за­

писаны не последовательно, то каждая команда должна

содержать

в своей адресной части и адрес, по которому записана

следующая

команда программы. Тогда устройство управления выбирает сле­ дующую команду согласно этому адресу.

В программах часто появляется необходимость провести одина­ ковые арифметические операции с большим числом переменных.

Так,

например, для

умноже­

Разряд

 

 

 

 

 

 

ния

100

различных

чисел,

 

 

 

 

 

 

 

 

 

 

У,

X,

 

записанных по разным

адре­

 

 

 

 

 

i l

 

И

 

 

 

 

сам памяти, на какую-либо

 

 

 

 

 

величину

можно

было

бы

 

Р,

 

р0

 

организовать

в программе

Т г- Рп

рп-1

2

 

I

* г

 

I

 

 

100

операций

умножения.

1

 

 

 

U

 

Но

это

было

бы

неудобно

k

+/

k

 

So

для

программиста

и

вы­

 

 

 

звало бы

большую перегруз­

Рис. 118.

Блок - схема

двоичного

сумматора

ку памяти при хранении та­

 

 

 

 

 

 

 

кой подробной программы. Поэтому устройство

управления

имеет

возможность изменять

(модифицировать) адресную часть

команды

и производить операции со словами, записанными по различным адресам, путем повторения той же команды. Наиболее распро­ страненным способом модификации является прибавление соответ­ ствующего числа (индекса) к адресной части команды. В этих случаях константа модификации заложена в так называемый ин­ дексный регистр — специальное запоминающее устройство (или ячейку памяти) для хранения нескольких бит (ß-модификация), а устройство управления должно быть сконструировано так, чтобы оно было способно осуществить требуемую модификацию.

С точки зрения внутренних функций ЭВМ, устройство управле­ ния дешифрует машинную команду программы и, учитывая мгно­ венное состояние ЭВМ, управляет последовательностью выполне­ ния команд отдельными частями ЭВМ (т. е. преобразует машин­ ную команду в последовательность микрокоманд). Подпрограммы для такой «расшифровки» машинной команды заложены у совре­ менных ЭВМ в быстродействующей памяти, которая или является частью быстродействующего накопителя ЭВМ или, что чаще встре­ чается у современных ЭВМ, представляет собой специальную сверхбыстродействующую память (без разрушения информации) с временем выборки порядка наносекунд (ns). Эта память явля­ ется ядром блока управления и работает совместно с остальными логическими блоками и запоминающими звеньями управляющего устройства.

187