Файл: Потемкин, И. С. Построение функциональных узлов на потенциальных системах элементов учебное пособие.pdf

4. При подключении к выходу логической схемы других схем параметры выходного сигнала нагружаемой схемы ме­ няются. Чтобы они не вышли за допустимые пределы, в РТМ всегда приводится максимально допустимая нагрузка каж­ дого элемента системы — его нагрузочная способность. Изме­ ряется она или в миллиамперах выходного тока или макси­ мальным числом входов тех или иных логических элементов, которые можно подключить к выходу данного. В настоящее время часто все элементы, входящие в одну систему, имеют одинаковое потребление по любым входам. В этом случае нагрузочная способность измеряется допустимым числом под­ ключаемых входов любых элементов данной системы и назы­ вается коэффициентом разветвления по выходу. Ее будем обозначать N. Для современных элементов обычного типа N=44-16, для специальных мощных элементов — 204-50.

Число входов по И, ИЛИ и коэффициент разветвления по выходу (М, L и N) — это характеристики логических возмож­ ностей системы элементов. Чем больше величины М, L и N,

тем меньшая глубина получается у логических схем и, сле­ довательно, большее быстродействие при том же времени пе­ реключения элемента.

1-3. Динамические параметры элементов

Сигнал на выходе элемента задерживается относительно входного сигнала. Эта задержка определяет не только быст­ родействие схем, что очевидно, но, как будет показано даль­ ше, иногда и их работоспособность вообще.

Реакцию логического элемента на входной перепад нап­ ряжения можно охарактеризовать различными параметрами. Мы будем считать (как принято в большинстве новых си­ стем), что при проверке элемента фронт входного сигнала фиксирован, а время реакции элемента характеризуется вре­ менем задержки сигнала по уровню 0,5 (t3—fзадержки) и дли­ тельностью фронта выходного сигнала ()ф—фронта) (рис. 3).

Время фронта согласно ТУ измеряется не от одного уста­ новившегося уровня до другого, а в промежутке между спе­ циально оговоренными в РТМ измерительными уровнями, от­

и в РТМ они приведены отдельно. Часто их обозначают так:

10

Величины задержки различных элементов данной систе­ мы неодинаковы. Элементы с большими значениями М и Л имеют большие времена задержки. Элементы И—ИЛИ—НЕ имеют большую задержку, чем элементы И—НЕ. Все это от­ ражено в РТМ в виде таблиц. Кроме того, задержка элемен­ та данного типа зависит от того, сколько к нему подключено расширителей по ИЛИ, на сколько элементов он реально нагружен и т. д. Некоторые РТМ учитывают влияние этих факторов дифференцированно, отражая их влияние в виде таблиц, линеаризованных зависимостей, некоторые учиты­ вают их по максимуму, давая паспортные времена задержек и фронтов в расчете на наихудший случай. В первом вари­ анте полнее используются свойства элементов, во втором упрощается проектирование схем.

Вследствие технологического разброса времена задержек и фронтов элементов данного типа не одинаковы. Они под­ чинены некоторому закону распределения, например, как на рис. 3,6. В паспорте на элемент приведено максимальное ьремя задержки taмаКс. Именно по нему ОТК завода отсе­ кает «хвост» кривой распределения. При этом учитывается и тенденция к росту времени задержки при старении элемен­ тов, если таковая имеется. При правильно налаженном про­ изводстве потребитель всегда получает элементы с

iзадержки паси-

Минимальное время задержки практически во всех системах не контролируется никакими испытаниями в процессе произ­ водства и не оговорено ни в каких выходных документах. В то же время, как будет видно из дальнейшего, для разра­ ботчика логических схем часто требуется знание taминПри разработке серийно выпускаемой аппаратуры это время нель­ зя определять непосредственными измерениями, так как оно может изменяться при различных перестройках производст­ ва изготовителя элементов, причем изготовитель никакой от­ ветственности за это не несет. То же относится и к максиму­ му кривой плотности вероятности (рис. 3,6). Единственным неравенством, которое гарантирует изготовитель в своих до­ кументах и на котором потребитель может основывать свои расчеты, является

пасп*

То же относится и к временам фронтов — для них в паспор те также указаны лишь максимально допустимые значения.

12

1-4. Передаточная характеристика

Идеальная передаточная характеристика показана на рис. 4 пунктиром. Из-за технологического разброса, влияния температуры, старения и других факторов разработчику се­ рийной аппаратуры приходится иметь дело не с характерис­ тикой в виде линии, а с зоной неопределенности, показанной на рис. 4. Все допустимые варианты кривых находятся внут­ ри зоны, ограниченной предельными характеристиками а и р.

Макс. уооВень О на, Выходе

Рис. 4. Передаточные характеристики элемента

В ТУ на элементы обычно оговорены не сами характеристи­ ки, а допуски на входные и выходные напряжения элементов (см. рис. 4). Только эти величины гарантирует завод-изгото­ витель и только ими имеет право пользоваться разработчик логических схем серийной аппаратуры. Помехи на Заземлен­ ном проводе, наводка на сигнальные цепи — все это должно лежать внутри зоны допустимых значений входных сигналов.

1-5. Дуальность логических схем

Инверсный выход логических элементов, т. е. отсутствие прямых функций И, ИЛИ и наличие лишь инверсных функ­ ций И—НЕ, ИЛИ—НЕ, порождает ряд особенностей при проектировании схем. С точки зрения алгебры логики это удобно: любой из указанных элементов обладает логической полнотой. Однако для человека, который строит логические схемы, это неудобно. Люди привыкли мыслить в базисе И, ИЛИ, НЕ, и без специальной тренировки им трудно мыслить

13

в инверсных базисах, когда каждая логическая посылка пос­ ле каждого этапа логической обработки (конъюнкция или дизъюнкция с какой-либо другой посылкой) меняет свой знак, т. е. меняется с истиной на ложную и наоборот. Чтобы возможно быстрее преодолеть этот барьер, нужно больше тренироваться в составлении логических схем в инверсных базисах. В этой книжке схемы в простых случаях будут представлены сразу в инверсном базисе, а в более сложных основная идея схемы будет объясняться в привычном базисе И, ИЛИ, НЕ, а затем по необходимости будет дан «перевод» этой схемы в инверсный базис.

Если в логической схеме, построенной на элементах И, ИЛИ, НЕ и отрабатывающей некоторую функцию У, все И заменить на ИЛИ, все ИЛИ на И, инверторы оставить без изменения и проинвертировать все входы, то полученная в

результате схема будет отрабатывать функцию У, т. е. проинвертирует выход. Это можно доказать, последовательно применяя к каждому логическому элементу схемы формулу де-Моргана. Таким образом, каждый функциональный узел может быть представлен в двух вариантах — «основном» и «дуальном». Последний по начертанию схемы ничем не от­ личается от .основного, только в нем все И заменены на ИЛИ и наоборот, а все входы и выходы проинвертированы. Есте­ ственно, оба варианта абсолютно равноправны, и который из них считать «основным» определяется лишь нашими при­ вычками.

Из сказанного следует несколько полезных выводов.

1. Нет необходимости изучать построение одинаковых функциональных узлов отдельно в базисе И—НЕ и в базисе ИЛИ—НЕ. Схемы в обоих базисах будут иметь абсолютно одинаковую конфигурацию, только входы и выходы узла на И—НЕ будут инверсны по отношению к входам и выходам того же узла на ИЛИ—НЕ. Аналогично нет нужды изучать схемы отдельно в базисах И—ИЛИ—НЕ и ИЛИ—И—НЕ. Поэтому в дальнейшем мы будем строить схемы лишь в ба­ зисах И—НЕ и И—ИЛИ—НЕ, тем более, что большинство выпускаемых систем элементов использует именно эти ба­ зисы.

2. Многие функциональные узлы в традиционном челове­ ческом представлении состоят в основном или из элементов И (например, дешифратор), или из элементов ИЛИ (напри­ мер, сборка нескольких сигналов на 1 вход). В то же время в реальных системах элементов И-вход и ИЛИ-вход, как

И

правило, не эквивалентны по стоимости или занимаемому физическому объему. Поэтому при разработке схемы функ­ ционального узла количество оборудования и скорость рабо­ ты нужно оценивать сразу для двух вариантов выполнения этого узла — традиционного и дуального ему. Даже с учетом необходимых инверторов дуальный вариант может быть зна­ чительно выгоднее традиционного.

3. Встречается и обратная ситуация, когда на вход «тра­ диционного» узла поступает много инвертированных сигна­ лов. В этом случае, построив дуальный вариант узла, мы можем получить заметную экономию времени и аппаратуры за счет инверторов.

-У

Рис. 5. Способы реализации конъюнктивных и дизъюнк­ тивных нормальных форм

4. Удобными являются системы элементов, включающие в себя как элементы И—НЕ, так и элементы ИЛИ—НЕ. Как известно, с помощью совершенной дизъюнктивной нормаль­ ной формы (СДНФ) можно легко записать любую логичес­ кую функцию. Техническая реализация функции, представ­ ленной в виде СДНФ, требует цепочки логических элементов вида И—ИЛИ. Элемент И—ИЛИ—НЕ позволяет легко по­ строить инверсию СДНФ, а саму СДНФ можно построить с помощью элементов И—НЕ, как показано на рис. 5. Прос­ тота получения как самой функции, так и ее инверсии, по­ могает реализовать возможности, отмеченные выше в пунк­ тах 2 и 3. При использовании СКНФ указанные роли И—ИЛИ—НЕ и цепочки И—НЕ, И—НЕ, естественно, по­ меняются.

Фрагменты логических схем, показанные на рис. 5, ис­ пользуются часто, и начинающему работать в какой-либо конкретной системе элементов полезно сразу провести срав­ нительные оценки времени задержки и затрат оборудования

15

при реализации И—ИЛИ и И—ИЛИ—НЕ различными спо­ собами и на различное число входов.

5. Проектируя не слишком сложные логические схемы н инверсных элементах, можно пользоваться рядом простых приемов, понятных из приведенного ниже примера. Пусть нам надо построить логическую схему, реализующую выра­ жение

Y=a\/ ЬсЛ/ def V gh

на элементах И—НЕ. Поскольку элемент имеет на выходе инвертор, нужно исходное выражение переписать так, чтобы

у него на последнем этапе стояла инверсия (иначе придется

всхеме ставить специальный лишний инвертор). Проинвертируем исходное выражение 2 раза (от этого оно не изме­ нится), затем одну инверсию оставим (она будет реализова­ на инверсным выходом элемента), а другую «уничтожим», применив соотношение де-Моргана:

Y = а V be V def \J gh = а ■be ■(def \J gh).

Часть полученного выражения легко реализуется на элемен­ тах И—НЕ (рис. 6,а). На вход Z нужно подать выражение,

Рис. 6. Пример построения функциональной схемы по задан­ ному выражению

заключенное в скобки, которое пока еще имеет вид, неудоб­ ный для реализации на элементах И—НЕ. Совершим над ним ту же процедуру:

Z = def\Jgh — def \/ gh = def •gh.

16

В таком виде Z легко реализуется на элементах И—НЕ, и окончательная схема имеет вид, показанный на рис. 6,6.

Если в систему, кроме И—НЕ, вхцдят и элементы И— ИЛИ—НЕ, принципы остаются те же: создание необходимых инверсий и преобразования «неудобных» выражений по де-Моргану, однако возможности становятся богаче, число вариантов растет, и из них необходимо выбрать тот, который имеет меньшее время задержки Т или меньший объем обору­ дования Q.

1-6. Гонки

В логических схемах встречаются участки, где сигнал разветвляется, получившиеся два сигнала распространяются по двум независимым цепочкам элементов, а затем оба сиг­ нала снова встречаются на входах одного элемента. Подоб-

Вход

Рис. 7. Гонки в логической схеме

ная ситуация показана на рис. 7-1. Пусть в тракте а четное число инверторов, а в тракте Ь — нечетное. Анализ подобной схемы методами алгебры Буля, без учета задержек, даст на выходе 1 при любом значении входного_дишала- (рнсг«7.2). Но реальные элементы имеют каЯёчную задержку сращаты-

1 U*v' '

вания, и если мы обозначим задержки в трактах а и b Га И 7'ь, то в зависимости от соотношения величин Та и Ть мы по­ лучим один из процессов, изображенных на рис. 7.3 и 7.4. В обоих случаях в выходном сигнале появилась помеха, не пре­ дусмотренная булевскими выражениями. Легко проверить, что замена элемента И—НЕ на элемент ИЛИ—НЕ не ликви­ дирует помехи, а лишь изменит ее полярность и момент появ­ ления.

Обратите внимание на то, что полученная помеха — это не пренебрежимо короткий всплеск напряжения малой ампли­ туды. При достаточно большой разности хода по путям а и Ь она будет иметь длительность, во много раз превышающую время переключения элемента, и амплитуду, равную номи­ нальному сигналу. Это полноправный логический сигнал, на который могут реагировать последующие элементы. Если вы­ ход нашей схемы подключен к запоминающему элементу (триггеру), то помеха может запомниться и будет влиять на последующие процессы в устройстве. Если выход схемы по­ дан в качестве обратной связи на вход, там появится непред­ виденный сигнал, который может вызвать неправильное срабатывание этой же схемы.

Это явление и называется гонками. Два сигнала идут разными путями, и схема будет реагировать по-разному (верно или неверно) в зависимости от того, какой сигнал выиграет гонку.

Основная проблема заключается в том, что разработчик схемы обычно не знает, в каком тракте задержка окажется меньше. Вспомним, что завод-изготовитель элементов гаран­ тирует лишь максимальное время задержки элемента дан­ ного типа и ничего не говорит о конкретной задержке конк­ ретного элемента или хотя бы о минимально возможном вре­ мени задержки. Поэтому разработчик логических схем не может воспользоваться тем фактом, что число элементов в цепочке Ь, скажем, больше, чем в цепочке а\ при массовом производстве схем из произвольно взятых элементов найдет­ ся достаточно большое число таких узлов, в которых в це­ почку Ъ попадут более быстрые элементы, а в цепочку а — более медленные, и вопреки ожидаемому будет выполняться неравенство Та> Т ь. Даже если в цепочке а один элемент, а в цепочке Ь—2, в последнюю вполне могут попасть элементы, имеющие время задержки втрое меньше, чем элемент це­ почки а.

18